In Zeiten des Corona-Virus ist solch eine Meldung schon sehr erfreulich, denn nächsten Monat schon will TSMC angeblich mit der Fertigung von Chips in 5-nm-Technologie beginnen. Interessant dabei ist, dass die zur Verfügung stehende Fertigungskapazität in 5 nm bereits voll ausgebucht zu sein scheint.
In Zeiten des Corona-Virus ist solch eine Meldung schon sehr erfreulich, denn nächsten Monat schon will TSMC angeblich mit der Fertigung von Chips in 5-nm-Technologie beginnen. Interessant dabei ist, dass die zur Verfügung stehende Fertigungskapazität in 5 nm bereits voll ausgebucht zu sein scheint.
Jenseits der Erfreulichkeit, dass es in der Halbleiterfertigung Fortschritte gibt, ist der Aspekt zu beachten, dass die angegebenen Strukturbreiten der (wenigen verbliebenen) Chip-Fertiger längst nicht mehr voll vergleichbar sind. Hinzu kommt, dass sich angegebene Strukturbreiten wie 5 nm angesichts eines Abstands der „Leiterbahnen“ von 30 nm oder mehr stark relativiert.
Die 5 nm-Technologie von TMSC soll eine Dichte von 160 Mtr/mm2 erlauben – Intels 7-nm-Technologie bringt es aber bei formal größerer Strukturbreite von etwa 200 Mtr/mm2 trotzdem auf eine höhere Packungsdichte. Bei der Einheit Mtr/mm2 handelt es sich um die Dichteangabe Mega-Transistoren pro Quadratmillimeter.
Multi-Gate-Transistor-Typen. Bild: Shigeru23/Wikipedia, CC BY-SA 3.0.
Obwohl Intel scheinbar gut ein Jahr hinter der Fertigungstechnik von TSMC hinterher zu hinken scheint, soll Intels zukünftige 5-nm-Technik angeblich immer noch eine leicht dichtere Transistorpackung ermöglichen als die geplante 3-nm-Technologie von TSMC. Insgesamt nehmen sich die Fertigungsprozesse der beiden Konkurrenten also nicht viel. Wobei zu berücksichtigen ist, dass bei TSMC neben Speichern vor allem auch weniger komplexe ARM-Implementierungen fertigt und Intel gerade bei ihren Core-I-CPUs vom Einsatz von 5-nm-Strukturen noch ein Stück entfernt ist.
Auch ein weiterer Mitbewerber macht von sich reden, da Samsung angeblich schon nächstes Jahr den Wechsel von FinFETs zu GaaFETs anpeilt. Beim GaaFET handelt es sich um die Verkleinerung des Platzbedarfs eines Transistors durch den Aufbau als „Gate all around FET“. Intel will diesen Schritt wohl erst 2023 in 5-nm-Technologie und TSMC dann 2024 in 3-nm-Technik ebenfalls vollziehen.
