Neue CoreLink IP von ARM
Mit dem CoreLink CCI-550 Interconnect wird ARMs big.LITTLE-Processing und eine voll kohärente GPU bei gleichzeitig erniedrigter Latenz und höherem Durchsatz erreicht. Der CoreLink DMC-500 Memory Controller liefert eine höhere Bandbreite und kürzere Latenzen für CPU und Anzeige. Beide CoreLink-Produkte wurden schon an Referenzkunden ausgeliefert und stehen nun allgemein zur Lizenzierung zur Verfügung. Erstes Silizium wird für Ende 2016 erwartet.
Mit dem CoreLink CCI-550 Interconnect wird ARMs big.LITTLE-Processing und eine voll kohärente GPU bei gleichzeitig erniedrigter Latenz und höherem Durchsatz erreicht. Der CoreLink DMC-500 Memory Controller liefert eine höhere Bandbreite und kürzere Latenzen für CPU und Anzeige. Beide CoreLink-Produkte wurden schon an Referenzkunden ausgeliefert und stehen nun allgemein zur Lizenzierung zur Verfügung. Erstes Silizium wird für Ende 2016 erwartet.
Die verbesserte GPU-Kohärenz in CoreLink CCI-550 verbessert das Power-Management und bietet weitere Vorteile durch Reduktion der Entwicklungskosten. OpenCL 2.0 mit Shared Virtual Memory stehen zur Verfügung. Alle Kerne können nun an den gleichen Daten ohne unnötige Cache-Operationen und exzessives Kopieren arbeiten. Die verbesserte Mikroarchitektur reduziert die Latenz um 20 % und erhöht so den Durchsatz. SoC-Entwickler können die Anzahl an Speicherkanälen, die Tracker-Größen, die Kapazität der Snoop-Filter festlegen und bis 6 voll kohärente Prozessor-Cluster skalieren.
CoreLink DMC-500 bietet für ARM-Cortex-Architekturen die niedrigste Latenz für LPDDR4/3-Speicher mit Transferraten bis zu LPDDR4-4267. Kombiniert bieten CoreLink CCI-550 und DMC-500 eine maximale Speicherbandbreite von bis zu 50 GB/s, was für 4K-Video und andere Hochleistungsanwendungen für die Mobilgeräte der Zukunft ausreicht.
Die verbesserte GPU-Kohärenz in CoreLink CCI-550 verbessert das Power-Management und bietet weitere Vorteile durch Reduktion der Entwicklungskosten. OpenCL 2.0 mit Shared Virtual Memory stehen zur Verfügung. Alle Kerne können nun an den gleichen Daten ohne unnötige Cache-Operationen und exzessives Kopieren arbeiten. Die verbesserte Mikroarchitektur reduziert die Latenz um 20 % und erhöht so den Durchsatz. SoC-Entwickler können die Anzahl an Speicherkanälen, die Tracker-Größen, die Kapazität der Snoop-Filter festlegen und bis 6 voll kohärente Prozessor-Cluster skalieren.
CoreLink DMC-500 bietet für ARM-Cortex-Architekturen die niedrigste Latenz für LPDDR4/3-Speicher mit Transferraten bis zu LPDDR4-4267. Kombiniert bieten CoreLink CCI-550 und DMC-500 eine maximale Speicherbandbreite von bis zu 50 GB/s, was für 4K-Video und andere Hochleistungsanwendungen für die Mobilgeräte der Zukunft ausreicht.
