Tag 1: 23.09.2015:
Einsteiger-Niveau Vorausgesetzt werden Kenntnisse der elementaren Digitaltechnik: Schaltalgebra, Dualzahlen, Gatter, Flipflops, Zähler, Register, Zustandsautomaten

Vormittag: 08:30 Uhr Empfang
  • Einführung in die Hardware-Beschreibungssprache VHDL (Very High Speed Integrated Circuits Hardware Description Language):
  • Bei der Einführung in VHDL wird weniger auf formale Vollständigkeit, sondern mehr auf das Kennenlernen der Beschreibungsweisen der wichtigsten Grundschaltungen anhand von praxisorientierten Beispielen Wert gelegt.
  • Aufbau eines VHDL-Files
  • Concurrent Statements, Processes, Sequential Statements
  • Testbench
  • Einfache Beispiele: Multiplexer, kombinatorische Logik, einfache Zähler, Decoder, Register
Mittagspause

Nachmittag: ca. 13:00 Uhr
  • Praktische Übungen im Labor:
  • Kennenlernen der Benutzeroberfläche des Entwicklungssystems anhand eines vorbereiteten Projekts (einfacher Zähler) mit Schaltungseingabe, Simulation und Download in die Zielhardware
  • Erstellung eines eigenen Projekts:
  • 16-Bit-Zähler mit Enable, Ansteuerung 7-Segment-Anzeige, Erstellung Testbench, Simulation, Verifikation in Hardware
Tag 2: 24.09.2015:
Fortgeschrittenen-Niveau Vorausgesetzt werden Kenntnisse der elementaren Digitaltechnik und Grundkenntnisse in VHDL (z. B. Kenntnisse von Tag 1)

Grundsätzlich sollte die Festlegung des Niveaus von Tag 2 flexibel gehandhabt werden, d. h. abhängig von den Kenntnissen der tatsächlich vorhandenen Teilnehmern, diese könnten z. B. bei der Anmeldung erfragt werden.

Vormittag: 08:30 Uhr Empfang
  • Weitere VHDL-Konstrukte
  • Components, Packages, Constants, Arrays, erprobte VHDL-Beschreibungen von Zustandsautomaten,Registern, RAMs, Zählern
  • Methodik des Designs komplexer sequentieller Schaltungen
  • Testbenches mit externen Schnittstellen
  • Verwendung von vorgefertigtem IP
Mittagspause

Nachmittag: ca. 13:00 Uhr
  • Praktische Übungen (Vorschläge zur Auswahl):
  • 32-bit-Zähler mit gemultiplexter 7-Segment-Anzeige HEX
  • Umwandlung Binärzahlen/Dezimalzahlen, dezimale Anzeige des Zählerstands
  • Entwicklung einer UART-Schnittstelle (Übung zur Design-Systematik)
  • Entwicklung einer Digitalfilter-(FIR)-Struktur mit variablen Koeffizienten (> 100 Taps)
  • Einbindung des vorhandenen AD-Wandlers als Signalquelle
  • Nutzung der UART-Schnittstelle zur Variation der Filterkoeffizienten ohne Neukonfiguration des FPGA
  • Jeweils VHDL-Design, Simulation, Test der Hardware